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sv使用default clocking指定全局默认时钟

systemverilog使用default clocking,可以指定全局默认时钟,方便assertion使用[……]

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systemverilog使用$fwrite系统函数打印信息到屏幕

systemverilog使用$fwrite系统函数,可以将打印信息,打印到屏幕[……]

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sv利用fork join_none实现信号打拍操作

system verilog利用fork join_any,实现信号的打拍操作。从而能够在验证环境中,方便的驱动两个stage的信号。[……]

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使用fsdbedit工具修改fsdb波形的层次结构

使用fsdbedit工具,可以方便的修改fsdb波形的层次路径信息,从而使不同仿真环境下产生的fsdb波形,能够相互的适配。[……]

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verdi中如何查看force信号信息

在verdi工具中,如何查看force信号信息的方法[……]

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vcs产生code coverage与function coverage

使用vcs工具,如何产生code coverage和function coverage。[……]

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UVM中如何让一个sequence发送两个包给两个sequencer

uvm中,如何让一个sequence发送两个包给两个sequencer的实现方法[……]

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交互式仿真下dve和verdi中查看二维数组值

交互式仿真下,如何用dve或者verdi工具,查看二维数组。[……]

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vcs回退交互式仿真

vcs配合verdi,实现回退交互式仿真。[……]

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cadence indago征程(六) eswd工具配置与仿真

eswd工具的配置以及仿真。如果配置eswd,使cpu的log与程序能够做关联。[……]

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