标签归档:sv

sv使用default clocking指定全局默认时钟

systemverilog使用default clocking,可以指定全局默认时钟,方便assertion使用[……]

Read more

继续阅读

发表在 验证相关 | 标签为 | 留下评论

sv利用fork join_none实现信号打拍操作

system verilog利用fork join_any,实现信号的打拍操作。从而能够在验证环境中,方便的驱动两个stage的信号。[……]

Read more

继续阅读

发表在 语言相关 | 标签为 | 留下评论

systemverilog的process类

systemverilog的process类介绍[……]

Read more

继续阅读

发表在 IC, 语言相关 | 标签为 , | 留下评论

sv与c之间字符串传递的DPI实现

systemverilog与c之间通过DPI,传递字符串[……]

Read more

继续阅读

发表在 IC, 语言相关 | 标签为 , | 留下评论