分类目录归档：验证相关

sv使用default clocking指定全局默认时钟

发表于2020年6月2日由卢 骏

systemverilog使用default clocking，可以指定全局默认时钟，方便assertion使用[……]

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UVM中如何让一个sequence发送两个包给两个sequencer

发表于2020年1月6日由卢 骏

uvm中，如何让一个sequence发送两个包给两个sequencer的实现方法[……]

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UVM使用双顶层的用法

发表于2019年3月5日由卢 骏

uvm使用实现双顶层。使用双顶层，可以将多个uvm环境集成到一起。[……]

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uvm中直接操作RTL信号

发表于2018年4月6日由卢 骏

uvm中，通过调用提供的DPI函数，对RTL中的信号值，进行操作。[……]

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uvm中run_test

发表于2018年3月24日由卢 骏

uvm中，run_test的分析[……]

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uvm中获取cmdlind内容

发表于2018年3月24日由卢 骏

uvm中，关于cmdline参数的读取实现。[……]

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modelsim建立UVM环境

发表于2016年7月10日由卢 骏

modelsim中建立UVM环境[……]

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