编写RTL，如果不注意，可能会写出zero-delay（零延时）的组合逻辑，也就是组合逻辑的输出，直接反馈到组合逻辑的输入上。如下图中组合逻辑，就是零延时的组合逻辑。
对于这样零延时的组合逻辑，在仿真的时候，仿真工具会一直卡在这个仿真时间处，不会向前走。
代码如下，testbench中，例化了一个零延时组合逻辑模块。
仿真命令
irun -64 –sv +access+wrc zero_dut.v testbench.v
仿真结果如下，run之后，仿真环境就卡住了。
irun工具，提供了 –gateloopwarn 选项，用于检测这种零延时的组合逻辑。
irun -64 –sv +access+wrc -gateloopwarn zero_dut.v testbench.v
执行结果如下：
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*W,TRZDGOC: Possible zero-delay gate oscillation detected. |
使用simvision工具，进行调试，命令如下：
irun -64 –sv +access+wrc -gateloopwarn zero_dut.v testbench.v -gui
在console界面中，输入run，开始仿真。
打印，检测到零延时组合逻辑。
输入 driver -active，会打印出，工具认为的零延时组合逻辑的RTL代码位置。
通过上面的方法，就可以debug出RTL中，零延时的组合逻辑。
对于-gateloopwarn选项，这个是编译选项，不是仿真选项。